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Implementation Hints
Consider the Verilog extended interrupt vector generation example below:
module INTVECTEXTENDER (CLK, INTLAT, CMDVAL, INTVECT, MAPVECT);
input CLK;
input INTLAT;
input [11:0] CMDVAL;
input [6:0] INTVECT;
output [12:0] MAPVECT;
reg [12:0] MAPVECT;
reg [11:0] CMDINT;
always @( posedge CLK)
begin
if (INTLAT == 1'b1)
CMDINT <= CMDVAL ;
end
always @(CMDINT or INTVECT)
begin
reg [4:0] SA;
reg [4:0] WC;
reg BCAST;
reg TX;
reg GBR;
WC = CMDINT[4:0];
BCAST = CMDINT[11];
GBR = INTVECT[6];
TX = INTVECT[5];
SA = INTVECT[4:0];
MAPVECT <= {GBR, BCAST, TX, SA, WC} ;
end
endmodule
Or, if you are using VHDL, consider the VHDL extended interrupt generation function
example code:
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity INTVECTEXTENDER is
port ( CLK : in
INTLAT : in
CMDVAL : in
INTVECT : in
MAPVECT : out
std_logic;
std_logic;
std_logic_vector(11 downto 0);
std_logic_vector( 6 downto 0);
std_logic_vector(12 downto 0)
);
end INTVECTEXTENDER;
architecture RTL of INTVECTEXTENDER is
signal CMDINT : std_logic_vector(11 downto 0);
begin
process (CLK)
begin
if CLK'event and CLK='1' then
if INTLAT='1' then
CMDINT <= CMDVAL;
end if ;
end if ;
end process ;
process (CMDINT,INTVECT)
variable SA : std_logic_vector(4 downto 0);
variable WC : std_logic_vector(4 downto 0);
variable BCAST : std_logic;
Revision 3
60
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